何 进，衣溪琳，张子骥，贺雅娟（电子科技大学 电子科学与工程学院，四川 成都 610054）
摘 要:本文提出一种牢靠的低功耗近似乘法器策画计划，该计划基于嵌入式算法容噪技巧，而且通过阈值的合理选取简化了古板嵌入式容噪计划中的检错纠错模块。咱们按照云云的思绪基于SMIC 180 nm工艺策画了相应的8比特乘8比特的近似乘法器。该乘法器正在450 MHz的事情频率最低可能事情正在1.2 V的电源电压下。与古板的阵列乘法器比拟，正在一致的事情频率和MSE前提下，古板乘法器可能事情正在1.6 V足下，该乘法器可能事情正在1.2 V足下，此时功耗可能降落约40%；与论文[1]中的嵌入式算法容噪乘法器比拟，功耗可能降落约16%。
跟着集成电道的络续兴盛，芯片的功率密度越来越大，功耗题目成为集成电道策画工程师最合切的题目之一。正在无线传感汇集，便携式装备，可植入式医疗装备中，体系对芯片的功耗有端庄的限定[2，4]。咱们了然，集成电道的总功耗可能分为动态功耗和静态功耗，动态功耗和静态功耗均与芯片电源电压亲热相干，加倍是动态功耗与电源电压的平方成正比。是以，消重芯片的电源电压是消重芯片功耗的最有用的手法[1]。不过跟着电源电压的消重，电道的环节途径延迟也会相应增大，此时务必消重芯片事情频率，不然环节途径延迟会突出期钟周期，导致芯片成效失足。然而良多使用场景恳求必然的模糊量，芯片的事情频率会有固定的限定。于是，正在事情频率固定的条件下，电源电压的降落被芯片的事情频率限定了。平常正在集成电道策画的时分，为了保障电道事情的牢靠性，策画者还须要保存足够的时序裕量来应对筑设历程中的工艺过错，噪声扰乱等身分的影响，这些时序的裕量往往是通过电压的裕量来显露的。是以，电道实质可能事情的最幼事情电压该当大于表面的临界电压，也即是环节电压[3]。
对待数字信号处分的使用来说，不须要芯片取得绝对切确的结果，亲昵切实结果的近似值就能知足人类感官的需求。正在这些使用当中，可能通过仙逝芯片结果的片面精度来消重芯片的功耗和面积。为了进一步消重芯片的事情电压，革新芯片正在低压下的牢靠性，Naresh RShanbhag等人提出算法容噪技巧[3]。该技巧针对非切确打算的场景，例如数字信号处分器，神经汇集加快器[5][6][7]等等。该技巧与电压缩放技巧联合，通过特地的检错和纠错电道补充因电压太甚缩放（VOS）而导致的软毛病，使电道的输出的满堂结果正在低压下抵达一个可能回收的水平。是以，算法容噪技巧消重了电道的最幼事情电压，消重了电道的功耗而且提拔了电道正在低压下的安定性。
不过算法容噪技巧有两片面的硬件冗余：一片面是“猜度器”，它用来发作一个近似值，是检错纠错的基本；另1片面是“检错纠错模块”。为理管理第一片面冗余，Sai Zhang等人提出嵌入式算法容噪技巧的观点，并注释了何如通过数据通道判辨来把猜度器嵌入到主运算电道当中，从而减幼以至统统抹去第一片面冗余[1]。
不过第2片面冗余依然没有做任何优化。对待对比大的电道来说，第2片面冗余占的比例对比幼，是以不会太体贴。不过对待幼范围的乘法器，第2片面冗余依然是对比首要的。本文厉重是通过优化第2片面硬件冗余来进一步消重嵌入式算法容噪技巧的功耗和面积。
本文基于SMIC 180 nm工艺，针对基于嵌入式算法容噪技巧的乘法器提出一种合理的优化其检错纠错模块的手法。因为优化了检错纠错模块，使一共电道的面积和功耗有较为明白的降落。
算法容噪技巧（ANT）的基础框架如图1所示：包含1个主打算模块，1个猜度器，1个检错纠错模块。算法容噪技巧须要和电压缩放技巧（VOS）联合起来：电压缩放技巧消重电源电压，从而消重电道功耗；而算法容噪技巧认真补充因为电压太甚缩放而导致的软毛病。
其的确事情道理是：当电道的电源电压缩放到环节电压以下时，运算电道就会产生软毛病，而且软毛病老是优先正在结果的高位产生，此时会导致信号的精度要紧降落。正在算法容噪体系中，猜度器须要同步输出主打算模块的猜度值，而且正在电压缩放的限度内，猜度器自身该当保障不产生软毛病。检错纠错模块通过对比主打算模块的输出和猜度器的输出的差值是否大于预设的阈值来决断主打算模块的高位是否崭露了软毛病。假如检测到结果的高位崭露了软毛病，证据主打算模块的结果偏差很大，此时就行使猜度器的输出举动一共体系最终的输出；不然，就行使主打算模块的输出举动一共电道最终的输。
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